描述 Description

SN65LVDS314 接收器將與 FlatLink?3G 兼容的串行輸入數(shù)據(jù)解串行并成為 27 個(gè)并行數(shù)據(jù)輸出。 SN65LVDS314 接收器包含一個(gè)移位寄存器，在檢查奇偶校驗(yàn)位之后，此寄存器從 1，2 或 3 個(gè)串行輸入載入 30 個(gè)位，并且鎖存 24 個(gè)像素位和 3 個(gè)控制位輸出至并行 CMOS 輸出。 如果奇偶校驗(yàn)確認(rèn)奇偶校驗(yàn)正確，通道奇偶校驗(yàn)錯(cuò)誤 (CPE) 輸出保持低電平。 如果檢測(cè)到奇偶校驗(yàn)錯(cuò)誤，CPE 輸出生成一個(gè)高脈沖，而數(shù)據(jù)輸出總線忽略剛剛接收到的像素。 或者，最后一個(gè)數(shù)據(jù)字在下一個(gè)時(shí)鐘周期內(nèi)被保持在輸出總線上。串行數(shù)據(jù)和時(shí)鐘通過(guò)超低壓差分信令 (subLVDS) 線路接收。 為了節(jié)能，SN65LVDS314 支持三個(gè)運(yùn)行模式（關(guān)斷、待機(jī)和激活）。 當(dāng)接收時(shí)，鎖相環(huán) (PLL) 鎖定至下一個(gè)時(shí)鐘 CLK 并且在數(shù)據(jù)線路的線路速率上生成一個(gè)內(nèi)部高速時(shí)鐘。 使用此內(nèi)部高速時(shí)鐘將數(shù)據(jù)串行載入到一個(gè)的移位寄存器內(nèi)。 在從內(nèi)部高速時(shí)鐘中重新創(chuàng)建像素時(shí)鐘 PCLK 時(shí)，被并行化的數(shù)據(jù)出現(xiàn)在并行輸出總線上。 如果沒有出現(xiàn)輸入 CLK 信號(hào)，在 PCLK 和 DE 被保持在低電平時(shí)，輸出總線被保持在靜止?fàn)顟B(tài)，而所有其它并行輸出被拉至高電平。并行 (CMOS) 輸出總線提供一個(gè)總線交換特性。 SAWP（交換）控制位將輸出像素?cái)?shù)據(jù)的輸出引腳順序控制為 R[7:0] G[7:0]，B[7:0]，VS，HS，DE 或 B[0:7]，G[0:7]，R[0:7]，VS，HS，DE。 這為 PCB 設(shè)計(jì)人員提供了適當(dāng)?shù)撵`活性來(lái)更好將總線與 LCD 驅(qū)動(dòng)器輸出引腳相匹配或者將接收器器件放置在 PCB 的頂部或者底部。 F/S 控制輸入在一個(gè)針對(duì)最佳 EMI 的慢速 CMOS 總線輸出上升時(shí)間與功耗和針對(duì)增速或者更高負(fù)載設(shè)計(jì)的快速 CMOS 輸出間進(jìn)行選擇。Flatlink is a trademark of Texas Instruments.兩個(gè)鏈路選擇線路 LS0 和 LS1 選擇使用的 1，2 或 3 條串行鏈路。 RXEN 輸入可被用于將 SN65LVDS314 置于一個(gè)關(guān)斷模式中。 如果 CLK 輸入的共模電壓被移位至 VDDLVDS（例如，發(fā)送器將 CLK 輸出釋放為高阻抗?fàn)顟B(tài)），那么 SN65LVDS314 進(jìn)入一個(gè)有源待機(jī)模式。 這在無(wú)需切換一個(gè)外部控制引腳的前提下可大大減少功耗。 SN65LVDS314 額定運(yùn)行環(huán)境溫度范圍為 -40°C 至 85°C。 所有 CMOS 和 subLVDS 信號(hào)在 VDD=0V 時(shí)的耐壓為 2V。這一特性可實(shí)現(xiàn) VDD穩(wěn)定前的信號(hào)加電。

特性 Features

? 串行接口技術(shù)
? 與 Flatlink3G 兼容，例如 SN65LVDS301 和 SN65LVDS311
? 支持在 1，2 或 3 條超低壓 (subLVDS) 差分線路上接收高達(dá) 24 位 RGB 數(shù)據(jù)和 3 個(gè)控制位的視頻接口
? subLVDS 差分電壓電平
? 1.8V 至 3.3V 靈活的 RGB 信令電平
? 高達(dá) 1.755Gbps 數(shù)據(jù)吞吐量
? 三個(gè)運(yùn)行模式以達(dá)到節(jié)能的目的
? 有源模式四分之一 VGA (QVGA)-17mW
? 典型關(guān)斷模式 - 0.6μW
? 典型待機(jī)模式-典型值 54μW

? 用于實(shí)現(xiàn)印刷電路板 (PCB) 布局布線靈活性的總線交換
? 靜電放電 (ESD) 額定值 > 4kV（人體模型 (HBM)）
? 4MHz-65MHz 的像素時(shí)鐘范圍
? 全部 CMOS 輸入上的故障安全特性
? 采用 8mm x 8mm 四方扁平無(wú)引線 (QFN) 封裝，焊球間距 0.4mm
? 極低的電磁干擾 (EMI)，符合 SAE J1752/3 'Kh' 技術(shù)規(guī)范