PCK857DGG中文資料飛利浦數(shù)據(jù)手冊PDF規(guī)格書
PCK857DGG規(guī)格書詳情
DESCRIPTION
Zero delay buffer to distribute an SSTL differential clock input pair to 10 SSTL_2 differential output pairs. Outputs are slope controlled.
External feedback pin for synchronization of the outputs to the input.
A CMOS style Enable/Disable pin is provided for low power disable.
FEATURES
? Optimized for clock distribution in DDR (Double Data Rate) SDRAM applications
? 1-to-10 differential clock distribution
? Very low skew (< 100ps) and jitter (< 100ps)
? 3V AVCC and 2.5V Vddq
? SSTL_2 interface clock inputs and outputs
? CMOS control signal input
? Test mode enables buffers while disabling PLL
? Low current power-down mode
? Tolerant of Spread Spectrum input clock
? Full DDR solution provided when used with SSTL16857 and CBT3857
產品屬性
- 型號：
PCK857DGG
- 功能描述：
鎖相環(huán) - PLL
- 1：
10 SDRAM CLK INPUTS
- RoHS：
否
- 制造商：
Silicon Labs
- 類型：
PLL Clock Multiplier
- 電路數(shù)量：
1
- 最大輸入頻率：
710 MHz
- 最小輸入頻率：
0.002 MHz
- 輸出頻率范圍：
0.002 MHz to 808 MHz
- 電源電壓-最大：
3.63 V
- 電源電壓-最?。?/span>
1.71 V
- 最大工作溫度：
+ 85 C
- 最小工作溫度：
- 40 C
- 封裝/箱體：
QFN-36
- 封裝：
Tray
| 供應商 | 型號 | 品牌 | 批號 | 封裝 | 庫存 | 備注 | 價格 |
|---|---|---|---|---|---|---|---|
PHI |
2025+ |
TSSOP48 |
3550 |
全新原廠原裝產品、公司現(xiàn)貨銷售 |
詢價 | ||
PHI |
23+ |
TSSOP48 |
16675 |
一級代理原廠VIP渠道,專注軍工、汽車、醫(yī)療、工業(yè)、 |
詢價 | ||
PHI |
2447 |
TSSOP48 |
100500 |
一級代理專營品牌!原裝正品,優(yōu)勢現(xiàn)貨,長期排單到貨 |
詢價 | ||
PHI |
24+ |
TSOP-48P |
4897 |
絕對原裝!現(xiàn)貨熱賣! |
詢價 | ||
PHI |
23+ |
TSSOP48 |
50000 |
全新原裝正品現(xiàn)貨,支持訂貨 |
詢價 | ||
PHI |
00+ |
TSSOP48 |
1276 |
一級代理,專注軍工、汽車、醫(yī)療、工業(yè)、新能源、電力 |
詢價 | ||
PHI |
25+23+ |
SOP |
48282 |
絕對原裝正品現(xiàn)貨,全新深圳原裝進口現(xiàn)貨 |
詢價 | ||
PHI |
23+ |
TSSOP/48 |
7000 |
絕對全新原裝!100%保質量特價!請放心訂購! |
詢價 | ||
PHI |
24+ |
NA/ |
1597 |
優(yōu)勢代理渠道,原裝正品,可全系列訂貨開增值稅票 |
詢價 | ||
恩XP |
22+ |
48TSSOP |
9000 |
原廠渠道,現(xiàn)貨配單 |
詢價 |
