可以利用xilinx® fpga中先進(jìn)的數(shù)字時(shí)鐘管理程序(dcm)來(lái)檢測(cè)兩個(gè)mux-dac的數(shù)據(jù)時(shí)鐘之間的相位差異(圖)。dcm1生成一個(gè)與dataclk1和dataclk2相同頻率的時(shí)鐘。

以時(shí)鐘周期的1/256為間距對(duì)dclk1的延遲進(jìn)行動(dòng)態(tài)調(diào)整。觸發(fā)器dff1和dff2在每個(gè)時(shí)鐘周期對(duì)dataclk1和dataclk2進(jìn)行一次采樣。如果dff1在dataclk1為低時(shí)采樣dataclk1，dff1會(huì)輸出固定的“0”。如果dff1在dataclk1為高時(shí)采樣dataclk1，dff1會(huì)輸出固定的“1”。

所以dff3和dff4可在任意時(shí)鐘相位定時(shí)，與dclk1的延遲設(shè)置無(wú)關(guān)。通過(guò)將dclk1的延遲進(jìn)行分級(jí)，使用dcm1的動(dòng)態(tài)延遲調(diào)整功能以及讀取dff3和dff4的輸出，我們可以得到基于dataclk1和dataclk2上升沿的延遲設(shè)置。根據(jù)延遲設(shè)置，我們可以計(jì)算出為了保持mux-dac1和mux-dac2輸入數(shù)據(jù)的同相，mux-dac1的輸入數(shù)據(jù)需要延遲的dac時(shí)鐘周期數(shù)。fpga中4 x 4桶形移位器的實(shí)現(xiàn)可使數(shù)據(jù)等待時(shí)間以一個(gè)dac時(shí)鐘周期為增量進(jìn)行改變。

圖：利用fpga中桶形移位器的實(shí)現(xiàn)完成mux-dac的同步

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