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MC10E151

6-BIT D REGISTER

Description TheMC10E/100E151contains6D-type,edge-triggered,master-slaveflip-flopswithdifferentialoutputs.DataentersthemasterwhenbothCLK1andCLK2areLOW,andistransferredtotheslavewhenCLK1orCLK2(orboth)goHIGH.TheasynchronousMasterReset(MR)makesallQoutputsg

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MC10E151

MC10E151: ECL 6-Bit D Register; 1100MHz Min. Toggle Frequency\nDifferential Outputs\nAsynchronous Master Reset\nDualClocks\nPECL Mode Operating Range: VCC = 4.2 V to 5.7 V with VEE = 0 V\nNECL Mode Operating Range: VCC = 0 V with VEE = -4.2 V to -5.7 V\nInternal Input Pulldown Resistors\nESD Protection: > 2 kV HBM, > 200 V MM\nMeets or Exceeds JEDEC Spec EIA/JESD78 IC Latchup Test\nMoisture Sensitivity Level 1For Additional Information, see Application Note AND8003/D\nFlammability Rating: UL-94 code V-0 @ 1/8\", Oxygen Index 28 to 34\nTransistor Count = 304 devices\nPb-Free Packages are Available\n;

The MC10E/100E151 contains 6 D-type, edge-triggered, master-slave flip-flops with differential outputs. Data enters the master when both CLK1 and CLK2 are LOW, and is transferred to the slave when CLK1 or CLK2 (or both) go HIGH. The asynchronous Master Reset (MR) makes all Q outputs go LOW.The 100 Series contains temperature compensation.

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MC10E151

5V ECL 6-Bit D Register

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MC10E151

5V ECL 6??it D Register

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MC10E151_06

5V ECL 6-Bit D Register

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MC10E151_16

5V ECL 6??it D Register

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MC10E151FN

5V ECL 6-Bit D Register

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MC10E151FNG

5V ECL 6-Bit D Register

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MC10E151FNG

5V ECL 6??it D Register

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MC10E151FNR2

5V ECL 6-Bit D Register

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技術(shù)參數(shù)

  • Compliance：

    Pb-freeHalide free

  • Status：

    ?Active??

  • Description：

    ?ECL 6-Bit D Register?

  • Type：

    Register

  • Bits：

    6

  • Input Level：

    ECL

  • Output Level：

    ECL

  • VCC Typ (V)：

    5

  • tJitter Typ (ps)：

    1

  • tpd Typ (ns)：

    0.65

  • tsu Min (ns)：

    0

  • th Min (ns)：

    0.35

  • trec Typ (ns)：

    0.55

  • tR & tF Max (ps)：

    700

  • fToggle Typ (MHz)：

    1100

  • Package Type：

    PLCC-28

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更多MC10E151供應(yīng)商 更新時(shí)間2025-7-29 8:31:00

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