M68AW127BM70NK6典型的FPGA和存儲(chǔ)器設(shè)計(jì)的多軌電源管理

典型的FPGA和存儲(chǔ)器設(shè)計(jì)需要密度非常高的電源，它能以快速瞬變響應(yīng)輸送大電流以便為內(nèi)核和I/O電源軌供電，同時(shí)通過(guò)低噪聲軌為鎖相環(huán)(PLL)等片內(nèi)模擬電路供電。電源時(shí)序至關(guān)重要，應(yīng)確保FPGA在存儲(chǔ)器使能之前上電并運(yùn)行。帶精密使能輸入和專用電源良好輸出的穩(wěn)壓器支持電源時(shí)序控制和故障監(jiān)控。電源設(shè)計(jì)師通常希望將同一電源IC用在不同應(yīng)用中，因此，必須能夠改變電流限值。這種設(shè)計(jì)重用可大幅縮短產(chǎn)品上市時(shí)間--任何新產(chǎn)品開(kāi)發(fā)流程中的關(guān)鍵要素之一。

考慮具有1路12 V輸入和5路輸出的FPGA的多軌電源管理常見(jiàn)設(shè)計(jì)規(guī)格：

·內(nèi)核電軌：1.2 V (4 A)

·輔助電軌：1.8 V (4 A)

·I/O電軌：3.3 V (1.2 A)

·DDR存儲(chǔ)器電軌：1.5 V (1.2 A)

·時(shí)鐘電軌：1.0 V (200 mA)

典型的分立方M68AW127BM70NK6，4個(gè)開(kāi)關(guān)穩(wěn)壓器連接到12 V輸入軌。一個(gè)開(kāi)關(guān)穩(wěn)壓器的輸出預(yù)調(diào)節(jié)LDO以降低功耗。另一種方法如圖3b所示，使用一個(gè)穩(wěn)壓器將12 V輸入降壓至5 V中間軌，然后再經(jīng)調(diào)節(jié)以產(chǎn)生所需的各個(gè)電壓。該方案的成本較低，但由于采用兩級(jí)電源轉(zhuǎn)換，效率也較低。在以上兩種方案中，各穩(wěn)壓器都必須獨(dú)立使能，因此，可能需要一個(gè)專用電源時(shí)序控制器來(lái)控制電源的時(shí)序。噪聲可能也是一個(gè)問(wèn)題，除非所有開(kāi)關(guān)穩(wěn)壓器都能同步以降低拍頻。

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